Що таке оператор case в аналогі Verilog?

Виписка справи перевіряє, чи даний вираз відповідає одному з інших виразів у списку та розгалужується відповідно. Зазвичай він використовується для реалізації мультиплексора.

Оператор Verilog Case працює точно так, як працює оператор switch у C. За наявності вхідних даних оператор розглядає кожну можливу умову, щоб знайти ту, якій задовольняє вхідний сигнал. Вони корисні для перевірки одного вхідного сигналу з багатьма комбінаціями.

У мовах програмування оператори case (або switch) використовуються як умовний оператор, у якому вибір здійснюється на основі різних значень певної змінної або виразу.

Типи інструкцій Case у SystemVerilog Кодування різної логіки, такої як кодери, декодери та автомати з одним гарячим станом, стає легшим за допомогою оператора Case Verilog. Verilog визначає три варіанти оператора case: case, casez і casex.

Регістр за замовчуванням призначає вихідний сигнал 00, якщо жоден з інших регістрів не збігається. Ці приклади демонструють, як використовувати оператор case у SystemVerilog для реалізації різних типів логіки.

Оператор CASE вибирає з послідовності умов і виконує відповідний оператор. Інструкція CASE обчислює один вираз і порівнює його з кількома потенційними значеннями або обчислює кілька логічних виразів і вибирає перший із них TRUE.